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‹Ȁ光设计中FIFO存储模块使用宏功能模块实çŽ?/h2>
¾~–辑   重庆初刻   发表äº?022/8/24 0:00:00

打标æ—Ӟ¼Œ需要主处理器ARM ž®†大量的打标数据发送给FPGAåQŒäؓ(f¨´)了减ž®‘ARM向FPGA发送数据操作的旉™—´åQŒ采用DMA方式˜q›行数据传输。设计中ARM通过地址自加çš? DMA传输方式向FPGA中写入数据,ç”׃ºŽ只对2位地址ADDR译码而高位地址不参加译码,因此地址自增只äñ”ç”?个ä‹É能信å�øP¼Œ实际上就是åó@环向3个FIFO¾~“冲区写入数据ã€?

设计中FIFO存储模块使用宏功能模块实玎ͼŒ生成的FIFO模块ã€?个FIFO模块的容量都æ˜?6 bits×1024 words。输å‡ÞZ¿¡号almost_full在数据æ€ÀL•°辑ֈ°514时变为高ç”?sh¨´)åã^åQŒ输å‡ÞZ¿¡å�? almost_empty在数据æ€ÀL•°低于512时变为高ç”?sh¨´)åã^ã€?

振镜位置数据转换模块ž®±是要完成将振镜位置数据串行输出¾l™数模è�{换器AD1866åQŒ因此需要按照AD1866的时序来¾~–写串行输出子模块DA_SERIAL的程序。AD18666的工作时序图。CLK是串行时钟信å�øP¼ŒDL、DR是两路数模è�{换的数据输入信号åQŒLL、LR是两路数模è�{换的锁存使能和启动è�{换命令输入信受÷€‚AD1866在时钟信号CLK的上升沿è¯Õd�–数据åQŒ因此FPGA在时钟信号CLK的下降沿ž®†数据输出到数据æ€ȝº¿上,以保证数据稳定后再读取数据ã€?

AD1866è¯Õd�–数据后,内部的移位寄存器从低位向高位˜q›行¿UÖM½�åQŒ因此要ž®†数据从最高位MSB到最低位LSB依次串行输出。在最低位数据输出之后的第一个时钟的下降沿,需要LL、LR也输å‡ÞZ¸€个下降沿作äؓ(f¨´)数据锁存使能和启动数模è�{换的信号ã€?